Re-use the main adder to implement the LUI, JAL and JALR instructions
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6
rv32.sv
6
rv32.sv
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@ -44,10 +44,10 @@ module rv32 (
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/* decode -> execute control */
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logic [4:0] decode_rs1;
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||||
logic [4:0] decode_rs2;
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||||
logic [3:0] decode_alu_op;
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||||
logic [2:0] decode_alu_op;
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||||
logic decode_alu_sub_sra;
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||||
logic decode_alu_src1;
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||||
logic decode_alu_src2;
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||||
logic [1:0] decode_alu_src1;
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||||
logic [1:0] decode_alu_src2;
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logic decode_mem_read;
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logic decode_mem_write;
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||||
logic [1:0] decode_mem_width;
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54
rv32_alu.sv
54
rv32_alu.sv
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@ -1,29 +1,29 @@
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`ifndef RV32_ALU
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`define RV32_ALU
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||||
`define RV32_ALU_OP_ADD_SUB 4'b0000
|
||||
`define RV32_ALU_OP_XOR 4'b0001
|
||||
`define RV32_ALU_OP_OR 4'b0010
|
||||
`define RV32_ALU_OP_AND 4'b0011
|
||||
`define RV32_ALU_OP_SLL 4'b0100
|
||||
`define RV32_ALU_OP_SRL_SRA 4'b0101
|
||||
`define RV32_ALU_OP_SLT 4'b0110
|
||||
`define RV32_ALU_OP_SLTU 4'b0111
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||||
`define RV32_ALU_OP_SRC1P4 4'b1000
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||||
`define RV32_ALU_OP_SRC2 4'b1001
|
||||
`define RV32_ALU_OP_ADD_SUB 3'b000
|
||||
`define RV32_ALU_OP_XOR 3'b001
|
||||
`define RV32_ALU_OP_OR 3'b010
|
||||
`define RV32_ALU_OP_AND 3'b011
|
||||
`define RV32_ALU_OP_SLL 3'b100
|
||||
`define RV32_ALU_OP_SRL_SRA 3'b101
|
||||
`define RV32_ALU_OP_SLT 3'b110
|
||||
`define RV32_ALU_OP_SLTU 3'b111
|
||||
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||||
`define RV32_ALU_SRC1_REG 1'b0
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||||
`define RV32_ALU_SRC1_PC 1'b1
|
||||
`define RV32_ALU_SRC1_REG 2'b00
|
||||
`define RV32_ALU_SRC1_PC 2'b01
|
||||
`define RV32_ALU_SRC1_ZERO 2'b10
|
||||
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||||
`define RV32_ALU_SRC2_REG 1'b0
|
||||
`define RV32_ALU_SRC2_IMM 1'b1
|
||||
`define RV32_ALU_SRC2_REG 2'b00
|
||||
`define RV32_ALU_SRC2_IMM 2'b01
|
||||
`define RV32_ALU_SRC2_FOUR 2'b10
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||||
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||||
module rv32_alu (
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||||
/* control in */
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||||
input [3:0] op_in,
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||||
input [2:0] op_in,
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||||
input sub_sra_in,
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||||
input src1_in,
|
||||
input src2_in,
|
||||
input [1:0] src1_in,
|
||||
input [1:0] src2_in,
|
||||
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||||
/* data in */
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||||
input [31:0] pc_in,
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||||
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@ -52,8 +52,21 @@ module rv32_alu (
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logic lt;
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||||
logic ltu;
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||||
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||||
assign src1 = src1_in ? pc_in : rs1_value_in;
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||||
assign src2 = src2_in ? imm_in : rs2_value_in;
|
||||
always_comb begin
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||||
case (src1_in)
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||||
`RV32_ALU_SRC1_REG: src1 = rs1_value_in;
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||||
`RV32_ALU_SRC1_PC: src1 = pc_in;
|
||||
`RV32_ALU_SRC1_ZERO: src1 = 0;
|
||||
default: src1 = 32'bx;
|
||||
endcase
|
||||
|
||||
case (src2_in)
|
||||
`RV32_ALU_SRC2_REG: src2 = rs2_value_in;
|
||||
`RV32_ALU_SRC2_IMM: src2 = imm_in;
|
||||
`RV32_ALU_SRC2_FOUR: src2 = 4;
|
||||
default: src2 = 32'bx;
|
||||
endcase
|
||||
end
|
||||
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||||
assign src1_sign = src1[31];
|
||||
assign src2_sign = src2[31];
|
||||
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@ -80,9 +93,6 @@ module rv32_alu (
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|||
`RV32_ALU_OP_SRL_SRA: result_out = srl_sra;
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||||
`RV32_ALU_OP_SLT: result_out = {31'b0, lt};
|
||||
`RV32_ALU_OP_SLTU: result_out = {31'b0, ltu};
|
||||
`RV32_ALU_OP_SRC1P4: result_out = src1 + 4;
|
||||
`RV32_ALU_OP_SRC2: result_out = src2;
|
||||
default: result_out = 32'bx;
|
||||
endcase
|
||||
end
|
||||
endmodule
|
||||
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|||
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@ -33,10 +33,10 @@ module rv32_decode (
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|||
output logic valid_out,
|
||||
output logic [4:0] rs1_out,
|
||||
output logic [4:0] rs2_out,
|
||||
output logic [3:0] alu_op_out,
|
||||
output logic [2:0] alu_op_out,
|
||||
output logic alu_sub_sra_out,
|
||||
output logic alu_src1_out,
|
||||
output logic alu_src2_out,
|
||||
output logic [1:0] alu_src1_out,
|
||||
output logic [1:0] alu_src2_out,
|
||||
output logic mem_read_out,
|
||||
output logic mem_write_out,
|
||||
output logic [1:0] mem_width_out,
|
||||
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|
@ -114,10 +114,10 @@ module rv32_decode (
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|||
valid_out <= 0;
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||||
rs1_out <= rs1;
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||||
rs2_out <= rs2;
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||||
alu_op_out <= 4'bx;
|
||||
alu_op_out <= 3'bx;
|
||||
alu_sub_sra_out <= 1'bx;
|
||||
alu_src1_out <= 1'bx;
|
||||
alu_src2_out <= 1'bx;
|
||||
alu_src1_out <= 2'bx;
|
||||
alu_src2_out <= 2'bx;
|
||||
mem_read_out <= 0;
|
||||
mem_write_out <= 0;
|
||||
mem_width_out <= 2'bx;
|
||||
|
|
@ -133,7 +133,9 @@ module rv32_decode (
|
|||
casez (instr_in)
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||||
`RV32_INSTR_LUI: begin
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||||
valid_out <= 1;
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||||
alu_op_out <= `RV32_ALU_OP_SRC2;
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||||
alu_op_out <= `RV32_ALU_OP_ADD_SUB;
|
||||
alu_sub_sra_out <= 0;
|
||||
alu_src1_out <= `RV32_ALU_SRC1_ZERO;
|
||||
alu_src2_out <= `RV32_ALU_SRC2_IMM;
|
||||
rd_write_out <= 1;
|
||||
imm_out <= imm_u;
|
||||
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|
@ -149,8 +151,10 @@ module rv32_decode (
|
|||
end
|
||||
`RV32_INSTR_JAL: begin
|
||||
valid_out <= 1;
|
||||
alu_op_out <= `RV32_ALU_OP_SRC1P4;
|
||||
alu_op_out <= `RV32_ALU_OP_ADD_SUB;
|
||||
alu_sub_sra_out <= 0;
|
||||
alu_src1_out <= `RV32_ALU_SRC1_PC;
|
||||
alu_src2_out <= `RV32_ALU_SRC2_FOUR;
|
||||
branch_op_out <= `RV32_BRANCH_OP_ALWAYS;
|
||||
branch_pc_src_out <= `RV32_BRANCH_PC_SRC_IMM;
|
||||
rd_write_out <= 1;
|
||||
|
|
@ -158,8 +162,10 @@ module rv32_decode (
|
|||
end
|
||||
`RV32_INSTR_JALR: begin
|
||||
valid_out <= 1;
|
||||
alu_op_out <= `RV32_ALU_OP_SRC1P4;
|
||||
alu_op_out <= `RV32_ALU_OP_ADD_SUB;
|
||||
alu_sub_sra_out <= 0;
|
||||
alu_src1_out <= `RV32_ALU_SRC1_PC;
|
||||
alu_src2_out <= `RV32_ALU_SRC2_FOUR;
|
||||
branch_op_out <= `RV32_BRANCH_OP_ALWAYS;
|
||||
branch_pc_src_out <= `RV32_BRANCH_PC_SRC_REG;
|
||||
rd_write_out <= 1;
|
||||
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|||
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@ -14,10 +14,10 @@ module rv32_execute (
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|||
/* control in */
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||||
input [4:0] rs1_in,
|
||||
input [4:0] rs2_in,
|
||||
input [3:0] alu_op_in,
|
||||
input [2:0] alu_op_in,
|
||||
input alu_sub_sra_in,
|
||||
input alu_src1_in,
|
||||
input alu_src2_in,
|
||||
input [1:0] alu_src1_in,
|
||||
input [1:0] alu_src2_in,
|
||||
input mem_read_in,
|
||||
input mem_write_in,
|
||||
input [1:0] mem_width_in,
|
||||
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